當多個回轉到達公共點時（例如在多輸入單元的情況下）會發生什么？ 這個公共點稱為回轉合并點。 應選擇哪個回轉以在回轉合并點處繼續向下傳播？ 考慮圖 5-10 所示的 2 輸入單元：
圖5-10
由于A腳信號的變化，Z腳的轉換較早到達，但上升緩慢（轉換較小）； 由于B腳信號的變化，Z腳的回轉較晚到達，但上升很快（擺幅較大）。 在回轉合并點（例如引腳 Z），應選擇哪個回轉來進一步傳播？ 根據所執行的時序分析的類型（最大或最小時序路徑分析），這些轉換值中的任何一個都可能是正確的。
執行最大時序路徑分析時有兩種可能性：
● 最差轉換傳播（Worst slew）：該模式選擇在合并點傳播最差轉換，即圖5-10（a）中的轉換。 這種選擇對于通過引腳 A->Z 的時序路徑來說是準確的，但對于通過引腳 B->Z 的任何時序路徑來說都是悲觀的。
● 最差到達時間傳播（Worst）：該模式選擇在合并點傳播最差到達時間，對應于圖5-10（b）中的轉換。 在這種情況下選擇的轉換對于通過引腳 B->Z 的時序路徑是準確的，但對于通過引腳 A->Z 的時序路徑是樂觀的。
同樣，進行最小時序路徑分析時有兩種可能：
● 最佳轉換傳播（Best slew）：該模式選擇最佳轉換在合并點傳播，即圖5-10（b）中的轉換。 此選擇對于通過引腳 B->Z 的時序路徑是準確的，但對于通過引腳 A>Z 的任何時序路徑具有較小的轉換值。 對于經過A->Z的路徑，路徑延遲小于實際值，因此最小時序路徑分析是悲觀的。
● 最佳到達時間傳播（Best）：該模式選擇傳播匯合點的最佳到達時間，對應于圖5 10(a)中的搖擺。 在這種情況下，選擇的轉換對于通過引腳 A->Z 的時序路徑來說是準確的，但大于通過引腳 B->Z 的時序路徑的實際值。 對于通過B->Z的路徑，路徑延遲大于實際值，因此最小時序路徑分析是樂觀的。
設計人員可以在靜態時序分析環境之外執行延遲計算以生成 SDF 文件。 在這種情況下，延遲計算工具通常使用最壞情況的轉換傳播。 生成的 SDF 文件足以進行最大時序路徑分析，但對于最小時序路徑分析可能過于樂觀。
大多數靜態時序分析工具使用最壞情況和最佳情況轉換傳播作為默認設置，因為它保守地限制了分析。 然而rc延時時間計算，在分析特定路徑時可以使用精確的轉換傳播，并且需要在時序分析工具中啟用一個選項。 因此，重要的是要了解靜態時序分析工具中默認使用哪種轉換傳播模式，并了解在什么情況下它可能過于悲觀。
5.5 不同的轉換閾值
通常，庫會指定單元表征期間使用的轉換（轉換時間）閾值 ()。 問題是，當具有一組轉換閾值的單元驅動具有不同轉換閾值設置的其他單元時，會發生什么情況？ 考慮圖 5-11 所示的情況，其中轉換閾值為 20%-80% 的單元驅動兩個扇出單元，一個單元的轉換閾值為 10%-90%，另一個單元的轉換閾值為 30 %-70% 轉換閾值，轉換降額因子為 0.5。
圖5-11
U1 單元的轉換設置在單元庫中定義如下：
: 20:00
:80.00
瑞亞：1.00
秋季：50.00
_秋季：50.00
上漲：50.00
_上升：50.00
:20.00
:80.00
單元 U2 的轉換設置在另一個單元庫中定義如下：
:10.00
:90.00
瑞亞：1.00
:10.00
:90.00
單元 U3 的轉換設置在另一個單元庫中定義如下：
:30.00
:70.00
數值：0.5
:30.00
:70.00
上面僅顯示了與 U2 和 U3 slew 相關的設置，輸入和輸出閾值的延遲相關設置均為 50%，上面未顯示。 延遲計算工具根據連接到該網絡的設備的轉換閾值來計算轉換時間。 圖 5-11 顯示了 U1/Z 處的轉換如何與該引腳上的開關波形相對應。 U1/Z 處的等效戴維南源可用于獲取扇出單元輸入處的開關波形。 延遲計算工具根據 U2/A 和 U3/A 處的波形及其轉換閾值計算 U2/A 和 U3/A 處的轉換。 請注意，U2/A使用的slew是基于10%-90%設置，而U3/A使用的slew是基于30%-70%設置，然后根據slew降額（slew）使用庫中指定的系數 0.5。 此示例說明如何根據開關波形和扇出單元的轉換閾值設置來計算扇出單元輸入處的轉換。
在可能不考慮互連電阻的預布局（預）設計階段，可以如下計算具有不同閾值的網絡處的壓擺。 例如，10%-90%轉換閾值和20%-80%轉換閾值之間的關系為：
● / (0.8 - 0.2) = / (0.9 - 0.1)
因此，設置 10%-90% 閾值測量點時的 500ps 轉換對應于設置 20%-80% 閾值測量點時的 (500ps * 0.6) / 0.8 = 375ps 轉換。 同樣，20%-80% 閾值測量點設置下的 600ps 轉換對應于 10%-90% 閾值測量點設置下的 (600ps * 0.8)/0.6 = 800ps 轉換。
5.6 不同電壓域
典型的設計可能會為芯片的不同部分使用不同的電源。 在這種情況下，應在不同電壓域之間的接口處使用電平單元。 電平轉換單元接受一個電壓域中的輸入并提供另一電壓域中的輸出。 例如，標準電池的輸入可以是1.2V，其輸出可以是較低的電壓，例如0.9V。 示例如下圖5-12所示：
圖5-12
請注意，延遲是根據 50% 閾值點計算的。 對于接口單元的不同引腳，這些點可以處于不同的電壓。
5.7 路徑延遲計算
一旦知道每個時序弧的完整延遲，設計中每個單元的時序就可以表示為時序圖。 通過組合邏輯單元的時序可以表示為從輸入到輸出的時序弧。 類似地，互連線可以由從源引腳到每個目標引腳的對應弧來表示，表示為單獨的定時弧。 一旦整個設計通過相應的時序弧進行校準（），計算路徑延遲只需將路徑上所有網絡和元件的時序弧相加即可。
5.7.1 組合邏輯路徑延遲
考慮三個逆變器串聯，如圖 5-13 所示。 在考慮從網絡 N0 到網絡 N3 的路徑時，我們同時考慮了上升沿和下降沿路徑，現在假設網絡 N0 處有一個上升沿。
圖5-13
可以指定第一個逆變器輸入的轉換時間（或轉換時間），否則假定為零（對應于理想情況）。 輸入 UINVa/A 處的轉換時間可以通過使用上一節中指定的互連延遲模型來確定。 同樣，該互連延遲模型也可用于確定網絡 N0 的延遲 Tn0。
根據UINVa輸出端的RC負載，可以得到輸出端的有效電容UINVa/Z。 輸入端 UINVa/A 的躍遷時間和輸出端 UINVa/Z 的等效有效負載可用于獲得單位輸出下降延遲。
引腳 UINVa/Z 處的等效戴維寧電壓源模型通過互連延遲模型確定引腳 UINVb/A 處的轉換時間，該模型也用于確定網絡 N1 上的延遲 Tn1。
一旦知道輸入 UINVb/A 的轉換時間，就可以類似地計算通過 UINVb 的延遲。 UINVb/Z 處的 RC 互連和 UINVc/A 引腳處的引腳電容可用于確定 N2 處的有效負載。 UINVb/A 處的轉換時間可用于確定通過反相器 UINVb 的輸出上升延遲，依此類推。
最后一級的負載由明確的負載規范指定，如果不指定，則僅使用網絡N3的線路負載。
上述分析假設網絡N0為上升沿，對于網絡N0的下降沿也可以進行類似的分析。 因此，在這個簡單的示例中，有兩個具有以下延遲的時序路徑：
● Tfall = + + + + + +
● Trise = + + + + + +
通常，由于驅動器單元輸出處的戴維寧電壓源模型不同，通過互連線的上升和下降延遲可能會有所不同。
5.7.2 觸發輸入到觸發路徑的路徑
考慮從輸入 SDT 到觸發器 UFF1 的時序路徑，如圖 5-14 所示：
圖5-14
我們需要考慮上升沿和下降沿路徑。 對于輸入 SDT 的上升沿，數據路徑延遲為：
● + + + + + +
同樣，對于輸入 SDT 的下降沿，數據路徑延遲為：
● + + + + + +
輸入 MCLK 上升沿的 () 時鐘路徑延遲為：
● + +
觸發到觸發路徑
圖 5-15 給出了兩個觸發器之間的數據路徑和相應時鐘路徑的示例：
圖5-15
UFF0/Q 上升沿的數據路徑延遲為：
● + + + + +
輸入 PCLK 上升沿的 () 時鐘路徑延遲為：
● + +
輸入 PCLK 上升沿的 () 時鐘路徑延遲為：
● + + + +
需要注意單元格（）的單邊性，因為經過單元格時邊緣方向可能會發生變化（上升沿變成下降沿，下降沿變成上升沿）。
5.7.3 多路徑
任意兩點之間，可以有很多條路徑。 最長路徑是花費最多時間的路徑，也稱為最差路徑、較晚路徑或最大路徑。 最短路徑是指花費時間最少的路徑，也稱為最佳路徑、較早路徑或最小路徑。
時序弧的邏輯和延遲見圖5-16。 兩個觸發器之間的最長路徑是通過單元UBUF1、UNOR2rc延時時間計算，兩個觸發器之間的最短路徑是通過單元UBUF1、UNOR2和UNOR2。
圖5-165.8 保證金計算
松弛是信號所需到達時間 (Time) 與其實際到達時間 (Time) 之間的差值。 在圖5-17中，要求數據在7ns保持穩定，以滿足建立時間（setup）的要求。 不過數據穩定在1ns。 因此，余量為6ns（=7ns-1ns）。
圖5-17
假設數據需要到達的時間是從捕獲觸發的建立時間得到的，計算過程如下：
● 所需到達時間 = - = 10 - 3 = 7ns
● 實際到達時間=1ns
● 裕量裕度 = - = 7 - 1 = 6ns
同樣，如果兩個信號之間的時滯要求為 100ps，并且測得的時滯為 60ps，則時滯余量為 40ps (= 100ps-60ps)。
第5章：延遲計算（完）
